開關電源小型化設計中，提高開關頻率可有效提高電源的功率密度。但隨著開關頻率提升，電路電磁干擾（EMI）問題使電源工程師面臨了更大的挑戰(zhàn)。本文以反激式開關拓撲為例，從設計角度，討論如何降低電路EMI。
為提高開關電源的功率密度，電源工程師首先想到的辦法是選擇開關頻率更高的MOSFET,通過提高開關速度可以顯著地減小輸出濾波器體積，從而在單位體積內(nèi)可實現(xiàn)更高的功率等級。但是隨著開關頻率的提高，會帶來EMI特性的惡化，必須采取有效的措施改善電路的EMI特性
開關電源的功率MOSFET安裝在印制電路板上，由于印制電路板上MOSFET走線和環(huán)路存在雜散電容和寄生電感，開關頻率越高，這些雜散電容和寄生電感更加不能夠忽略。由于MOSFET上的電壓和電流在開關時會快速變化，快速變化的電壓和電流與這些雜散電容和寄生電感相互作用，會導致電壓和電流出現(xiàn)尖峰，使輸出噪聲明顯增加，影響系統(tǒng)EMI特性。
由1-1和1-2式可知，寄生電感和di/dt形成電壓尖峰，寄生電容和dv/dt形成電流尖峰。這些快速變化的電流和關聯(lián)的諧波在其他地方產(chǎn)生耦合的噪聲電壓，因此影響到開關電源EMI特性。下面以反激式開關拓撲為例，對降低MOSFET的dv/dt和di/dt措施進行介紹。
圖1 MOSFET噪聲源
1降低MOSFET的dv/dt
圖2 MOSFET等效電路
我們關注的是MOSFET特性以及影響這些特性的寄生效應：
1-3中，Rg和Cgd越大，dv/dt越低。1-4中，Coss越低，dv/dt越高。在MOSFET選型中，MOSFET的Coss、Ciss、Crss參數(shù)特性，影響開關尖峰大小。
從上述分析中可知，我們可以通過提高MOSFET寄生電容Cgd、Cgs、Cds和增大驅(qū)動電阻值Rg來降低dv/dt。
圖3 降低MOSFET的dv/dt措施
可以采取以下有效措施：
較高的Cds可以降低dv/dt并降低Vds過沖；但是較高的Cds會影響轉(zhuǎn)換器的效率。可以使用具有較低擊穿電壓和低導通電阻的MOSFET（這類MOSFET的Cds也較小）。但是如果考慮噪聲輻射，則需要使用較大的諧振電容(Cds)。因此提高Cds則需要權衡EMI和效率兩者的關系；
較高的Cgd實質(zhì)上增加了MOSFET在米勒平臺的持續(xù)時間，可以降低dv/dt。但這會導致增加開關損耗，從而降低MOSFET效率并且會提高其溫升。提高Cgd，需要驅(qū)動電流也會大幅增加，驅(qū)動器可能會因瞬間電流過大而燒毀；建議不要輕易添加Cgd；
在柵極處添加外部Cgs電容，但很少使用此方法，因為增加柵極電阻Rg相對更簡單。效果是相同的。
總結(jié)
圖3總結(jié)為降低MOSFET的dv/dt措施總結(jié)。MOSFET內(nèi)部寄生參數(shù)（Cgd和Cds）較低時，就可能有必要使用外部Cgd和Cds來降低dv/dt。外部電容的范圍為幾pF到100pF，這為設計人員提供這些寄生電容的固定值進行參考設計。
2 降低電路中di/dt
圖4 降低MOSFET的di/dt措施
圖4，MOSFET驅(qū)動階段中存在的各個di/dt部分產(chǎn)生兩種效果：
G極、D極、S極處的雜散電感引起的噪聲電壓；
初級大環(huán)路的噪聲電壓。
可通過下面措施進行改進：
1、增加高頻電容減小環(huán)路面積
我們可以采取措施減小高頻電位跳變點的PCB環(huán)路面積。增加高頻高壓直流電容C_IP是減少PCB環(huán)路面積和分離高頻和低頻兩個部分回路有效措施。
2、合理增加磁珠抑制高頻電流
為了額外降低di/dt，可以在電路中增加已知的電感，以抑制高頻段的電流尖峰和振蕩。已知的電感與雜散電感串聯(lián)，所以總電感值在設計者已知的電感范圍內(nèi)。鐵氧體磁珠就是很好的高頻電流抑制器，它在預期頻率范圍內(nèi)變?yōu)殡娮瑁⒁詿岬男问较⒃肼暷芰俊?/font> |
